신호처리
TMS320C54x 호환 DSP 코어 IP
TMS320C54x와 명령어 수준에서 호환되는 16-bit 고정소수점 DSP 코어 — ASIC·FPGA 라이브러리 요소로 설계.
개요
TMS320C54x는 한 세대의 고정소수점 신호처리를 대표한 아키텍처이며, 통신·음성·제어 장비에는 지금도 그 코드가 그대로 돌아가고 있습니다. 이 코어는 해당 아키텍처와 명령어 수준에서 호환되므로, C54x 어셈블리와 그것으로 빌드한 오브젝트 코드를 다시 작성하지 않고 그대로 이어 쓸 수 있습니다.
데이터패스는 범용 제어가 아니라 신호처리를 위해 설계되었습니다. advanced multibus 구조가 프로그램 메모리 버스 1개와 16-bit 데이터 메모리 버스 3개를 분리해 제공하므로, MAC 연산이 두 오퍼랜드를 읽고 결과를 쓰는 동안 경합이 없습니다. 40-bit 배럴 시프터와 독립 40-bit 누산기 2개를 갖춘 40-bit ALU 옆에 17x17 병렬 곱셈기와 전용 40-bit 가산기가 붙어 파이프라인 없이 단일 사이클 MAC을 수행합니다. CSSU(compare-select-store)가 Viterbi의 add-compare-select를 가속하고, 지수 인코더는 40-bit 누산기의 지수를 1사이클에 계산합니다.
어드레싱과 주변장치도 동일한 레퍼런스 아키텍처를 따릅니다. 보조 레지스터 8개와 보조 레지스터 연산 유닛 2개를 갖춘 주소 생성기 2개, 순환 버퍼와 블록 반복 지원, 프로그램·데이터·I/O 각 64K word로 나뉜 192K x 16 주소 공간, 그리고 PLL 클록 생성기 · TDM 시리얼 포트 · 버퍼드 시리얼 포트 · 8-bit 병렬 호스트 포트 인터페이스(HPI) · 타이머 · 인터럽트 컨트롤러 · 소프트웨어 프로그래머블 wait-state 생성기로 구성된 온칩 주변장치 세트를 제공합니다. ASIC 라이브러리 요소로 넣거나 FPGA로 합성하는 것을 전제로 합니다.
파라메트릭 사양
| 용도 | ASIC·FPGA 통합 및 레거시 C54x 코드 재사용을 위한 고정소수점 DSP 코어 |
|---|---|
| 명령어 세트 | TMS320C54x 명령어 수준 호환 |
| 아키텍처 | advanced modified Harvard — 프로그램 버스 1 + 16-bit 데이터 버스 3 |
| 파이프라인 | 6단: prefetch · fetch · decode · access · read · execute |
| ALU | 40-bit 배럴 시프터와 독립 40-bit 누산기 2개를 갖춘 40-bit ALU, 16-bit 2연산 모드 |
| 곱셈기 | 17 x 17 병렬 곱셈기 + 전용 40-bit 가산기, 파이프라인 없는 단일 사이클 MAC |
| DSP 가속기 | CSSU(Viterbi add-compare-select), 단일 사이클 지수 인코더 |
| 어드레싱 | 주소 생성기 2, 보조 레지스터 8, ARAU 2, 순환 버퍼·블록 반복·메모리 맵 레지스터·스택 어드레싱 |
| 주소 공간 | 192K x 16 — 프로그램 64K word, 데이터 64K word, I/O 64K word |
| 주변장치 | PLL 클록 생성기, TDM 시리얼 포트, 버퍼드 시리얼 포트(BSP), 8-bit HPI, 16-bit 타이머, 인터럽트 컨트롤러, 소프트웨어 wait-state 생성기 |
| 명령어 특성 | 32-bit long word 오퍼랜드, 2·3 오퍼랜드 read, 병렬 load·store, 조건부 store, 단일 명령·블록 반복, 빠른 인터럽트 복귀 |
| 레퍼런스 구현 | 0.35 um 3.3 V static CMOS, 20 ns 단일 사이클(50 MIPS), 144-pin TQFP |
| 구현 | 동작 모델 세트·테스트벤치·Altera 합성 세트를 갖춘 VHDL RTL |
| 상태 | RTL 보유, ASIC 수준 사양서(핀아웃·메모리 맵·레지스터 맵·DC/AC 특성) 존재 |
성능
제공 항목
- 합성 가능 VHDL RTL — 코어, 주변장치, 칩 레벨 top
- 레퍼런스 대조용 동작 모델 세트, 테스트벤치, 시뮬레이션 스크립트
- Altera 합성 세트 및 메모리·IO 셀 래퍼
- 핀아웃·메모리 맵·레지스터 맵·DC/AC 특성을 담은 사양서(요청 시 제공)
지원 디바이스
타겟/검증 플랫폼. ASIC 공정 수치는 통합 단계에서 특성화됩니다.
호환성은 명령어 수준으로 명시합니다 — C54x 어셈블리와 그것으로 빌드한 오브젝트 코드가 호환 대상입니다. 특정 C54x 디바이스 변형에 대한 명령어·주변장치 커버리지는 평가 단계에서 고객 요구도에 맞춰 확인합니다.
50 MIPS / 20 ns 수치와 144-pin TQFP 패키지는 사양서에 기술된 0.35 um 3.3 V 레퍼런스 구현 기준입니다. 최신 공정이나 FPGA에서는 동작 주파수가 달라지며 타깃에 맞춰 특성화합니다. 상세 사양과 테스트 자료는 문의 바랍니다.
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