프로그램 버스 1개와 데이터 버스 3개의 modified Harvard 구조, 6단 파이프라인, 40-bit 누산기 2개를 갖춘 40-bit ALU, 단일 사이클 MAC을 위한 17x17 곱셈기와 전용 40-bit 가산기. Viterbi용 CSSU, 지수 인코더, C54x 주변장치 세트를 포함합니다.

TMS320C54x ISA · 6-stage · 17x17 MAC · 50 MIPS (0.35 um ref.)

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스토리지 인터페이스 IP

신규추천

스토리지 인터페이스

UFS 호스트 컨트롤러 IP 코어 (AXI4)

SoC에서 UFS 디바이스를 구동합니다. AXI4로 디스크립터 페치와 데이터 DMA, APB3로 UFSHCI 레지스터 모델, 그리고 SerDes 접속용 PHY 어댑터까지의 UTP·UniPro·데이터링크 스택 전체. 기능 회귀 15종이 3개 시뮬레이터에서 통과하며 문장 커버리지 94 %입니다.

UFSHCI 3.0 · AXI4 master + APB3 · HS-G1 1-lane · 32 slots

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프로세서·SoC IP

신규추천

프로세서

VR-RISC-V 코어 IP (RV32IMAC)

RV32IMAC + Zicsr를 순수 Verilog-2001로. 5단 인-오더 파이프라인, 명령어·데이터를 각각 1사이클에 공급하는 128 KB True Dual-Port TCM, 주변장치용 AXI4-Lite 마스터 1개, 그리고 빌드 시점에 개별 토글되는 M · A · C 확장.

RV32IMAC+Zicsr · 5-stage valid-ready · 128 KB TCM · AXI4-Lite

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파라메트릭 비교

IP 코어 카탈로그

IP 코어	표준 / 용도	핵심 구성	타겟	상태
156-bit BCH ECC IP 코어 베스트셀러	NAND/SSD ECC · shortened BCH 코덱	t=8…156 (최대 156-bit), 섹터 512 B…1 MB	FPGA / ASIC	RTL 완성	견적 요청
QC-LDPC ECC IP 코어 (PAX_LDPC) 추천	3D NAND TLC/QLC SSD ECC · concatenated QC-LDPC	rate 0.897 (TLC) / 0.844 / 0.802 (QLC), Z=256	FPGA (verified) / ASIC	FPGA 검증	견적 요청
AES-256 암호화 IP 코어 출시 예정	FIPS-197 · SP 800-38A/D/E · IEEE 1619	256-bit 키, XTS / GCM / CBC / CTR 모드	FPGA / ASIC	로드맵	견적 요청
PBKDF2-HMAC 키 유도 IP 코어 추천	RFC 8018 / RFC 2104 · FIPS 180-4 · NIST SP 800-132	PBKDF2-HMAC-SHA-256/512, 반복 횟수 튜너블, AXI4-Lite	FPGA / ASIC	RTL 완성	견적 요청
스테레오 FM 튜너 IP 코어 (DDC 수신기) 신규추천	FM 방송(파일럿 스테레오) · AES3 / S-PDIF 오디오 출력	RF 직접 샘플링 DDC, CORDIC 복조, 멀티패스 캔슬러, 24-bit 오디오	FPGA / ASIC	FPGA 검증	견적 요청
ADSP-2181 호환 DSP 코어 IP 신규	ADSP-21xx 명령어 세트(24-bit 인코딩)	코어 + SPORT · 타이머 · 오토버퍼 · BDMA · IDMA, 사이클 정확	FPGA / ASIC	RTL 완성	견적 요청
DSP56001 호환 DSP 코어 IP 연구	모토로라 DSP56000/56001 명령어 세트(24-bit)	24-bit 데이터패스, 56-bit 누산기, X/Y/P 버스 — 개발 단계	FPGA / ASIC	로드맵	견적 요청
TMS320C54x 호환 DSP 코어 IP 신규	TI TMS320C54x 명령어 세트(16-bit 고정소수점)	프로그램 1 + 데이터 3 버스, 6단 파이프라인, 40-bit ALU / 40-bit 누산기 2개, TDM·버퍼드 시리얼 포트, HPI	ASIC / FPGA	RTL 완성	견적 요청
UFS 호스트 컨트롤러 IP 코어 (AXI4) 신규추천	JEDEC JESD223D(UFSHCI 3.0) · JESD220E(UFS 3.1) · MIPI UniPro v1.8 서브셋	AXI4 마스터 DMA + APB3 레지스터, 전송 슬롯 32개, HS-Gear1 1-lane	FPGA / ASIC	RTL 완성	견적 요청
VR-RISC-V 코어 IP (RV32IMAC) 신규추천	RISC-V RV32IMAC + Zicsr (Machine 모드)	5단 파이프라인, 128 KB 듀얼포트 TCM, AXI4-Lite 마스터, M/A/C 확장 개별 토글	FPGA / ASIC	RTL 완성	견적 요청
qLDPC 디코더 IP 코어 신규연구	양자 오류정정 · qLDPC 신드롬 디코딩	BP / BP+OSD, bivariate-bicycle 코드	FPGA / research	로드맵	견적 요청

풀 데이터시트·통합 가이드·평가 파일은 문의 바랍니다. 아래에서 요청해 주시면 영업일 1일 내 회신드립니다.