스토리지 인터페이스
UFS 호스트 컨트롤러 IP 코어 (AXI4)
JEDEC UFSHCI 3.0 호스트 컨트롤러를 순수 RTL로 — AXI4 마스터 DMA, APB3 레지스터, M-PHY 인터페이스까지의 UniPro 링크 스택.
개요
UFS 호스트 컨트롤러는 SoC 버스와 UFS 저장장치 사이에서 드라이버가 작성한 디스크립터를 링크 트랜잭션으로 바꿔 줍니다. 이 IP는 그 경로 전체를 순수 RTL로 구현합니다. AXI4 마스터가 전송 디스크립터를 페치하고 페이로드를 이동시키며, APB3 슬레이브가 JEDEC UFSHCI 3.0 레지스터 모델을 4 KB 윈도우로 노출하고, 전송·UniPro·데이터링크 계층이 외부 SerDes용 PHY 어댑터 인터페이스까지 이어집니다.
4개의 비동기 클록 도메인(APB·AXI/코어·TX 링크·RX 링크)은 구조적 CDC(그레이 코드 비동기 FIFO, 2-플롭 동기화기, 토글 핸드셰이크)로만 교차하며, FPGA·ASIC 타이밍 제약 파일을 함께 제공합니다. 오류 처리는 후처리가 아니라 설계에 내장되어 있습니다. CRC 오염은 NAC를, NAC는 전용 버퍼로부터의 프레임 재전송을, ACK 누락은 타이머 기반 재전송을 유발하며 모두 표준 오류 레지스터로 보고됩니다.
차별점은 검증입니다. 링크업, 4 KB·8 KB 종단간 읽기·쓰기, 다중 프레임 UPIU 재조립, 오류 주입·복구, 태스크 관리, 멀티슬롯 라운드로빈, abort 드레인, 인터럽트 집계, 세그먼트 QUERY, 시드 스위프 제약 랜덤 스트레스까지 기능 회귀 15종이 3개 독립 시뮬레이터에서 모두 통과하며, RTL 25개 파일에 대해 문장 커버리지 94.35 %를 측정했습니다.
파라메트릭 사양
| 용도 | SoC 버스와 UFS 디바이스 사이의 호스트 측 UFS 컨트롤러 |
|---|---|
| 표준 | JEDEC JESD223D (UFSHCI 3.0), JESD220E (UFS 3.1), MIPI UniPro v1.8 subset |
| 호스트 버스 | AXI4 마스터(디스크립터 페치 + 데이터 DMA), APB3 슬레이브(4 KB 레지스터 윈도우) |
| AXI 구성 | 주소 32~64 b, 데이터 32/64/128 b, ID 1~8 b, 버스트 최대 256 beat(파라미터화) |
| 디바이스 인터페이스 | 외부 M-PHY·SerDes 접속용 PHY 어댑터 인터페이스(M-PHY는 IP 범위 외) |
| 링크 | HS-Gear1 Rate B, 1 lane(≈1.46 Gbps), 심볼 클록 ≈72.88 MHz |
| 슬롯 | 전송 요청 32개 + 태스크 관리 8개(파라미터화) |
| 클록 도메인 | 비동기 4개 도메인, 구조적 CDC만 사용(그레이 FIFO·2FF·토글 핸드셰이크) |
| 오류 처리 | CRC → NAC, 프레임 재전송 버퍼, 타이머 기반 재전송, 표준 오류 보고 |
| 8b/10b | 선택형 — 외부 SerDes가 수행하거나 내장 인코더·디코더 사용 |
| 검증 | iverilog · ModelSim · XSim에서 기능 회귀 15종 통과; 문장 커버리지 94.35 % |
| 제약 파일 | FPGA(Vivado XDC) 및 ASIC(SDC) 타이밍 제약 포함 |
| 구현 | 순수 Verilog-2001 — 벤더 프리미티브·클럭 게이팅·래치 미사용, inferred RAM |
| 상태 | RTL 릴리스 후보, 회귀 검증 완료; 암호화(UFSHCI CE) 미지원 |
성능
제공 항목
- 합성 가능 Verilog-2001 RTL(25개 파일)과 빌드 순서 파일리스트
- 회귀 테스트벤치 스위트 및 UFS 디바이스 BFM
- FPGA(XDC)·ASIC(SDC) 타이밍 제약 세트
- 사양서, 아키텍처 계약, 통합 노트(요청 시 제공)
지원 디바이스
타겟/검증 플랫폼. ASIC 공정 수치는 통합 단계에서 특성화됩니다.
범위를 암시하지 않고 명시합니다. 본 릴리스는 HS-Gear1 단일 레인, TC0·CPort 0 서브셋을 대상으로 하며 UFSHCI 암호화(CE)는 구현하지 않았습니다. M-PHY 자체는 IP 범위 밖이며, 컨트롤러는 고객 SerDes용 PHY 어댑터 인터페이스를 제공합니다. 상위 기어·추가 레인·암호화는 협업 범위로 논의합니다.
표준 대비 알려진 설계 편차(예: 소형 드라이버 어댑터가 필요한 레지스터 클리어 방식)는 사양서의 공식 정오표에 항목별 검증 근거와 함께 문서화되어 있습니다. 평가 단계에서 문의 바랍니다.
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